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PCB电路板设计:降低噪声与电磁干扰的24个窍门


电子设备的灵敏度越来越高,这就要求设备的抗干扰能力也越来越强,因此PCB设计也越来越困难,如何提高PCB电路板的抗干扰能力已成为许多工程师所关心的关键问题之一。本文介绍了在PCB设计中降低噪声和电磁干扰的一些技巧。

 
在经过多年的电路板设计之后,以下是减少PCB电路板设计中的噪声和电磁干扰的24条建议:
 
主要结果如下:(1)低速芯片不需要高速,高速芯片可以在关键位置使用。
 
(2)通过用一串电阻的办法,可以降低控制电路上下沿跳变速率。
 
(3)尽可能为继电器等提供某种形式的阻尼。
 
(4)使用系统要求的最低频率时钟。
 
(5)时钟发生器应尽可能接近使用时钟的装置。石英晶体振荡器外壳应接地。
 
(6)用地线将时钟区圈好,时钟线尽可能短。
 
(7)I/O驱动电路尽可能靠近印制板边缘,使其能尽快离开印制板,对进入印刷电路板的信号进行滤波,对来自高噪声区的信号进行滤波,同时采用串联端子电阻法减小信号反射。
 
(8)MCD的无用端应高接或接地,或定义为输出端,集成电路上的电源端应连接,不应悬空。
 
(9)闲置的门电路输入端不要悬空,闲置的运放正输入端接地,负输入端连接到输出端。
 
(10)印制板尽可能使用45条折线,而不是90条折线,以减少高频信号对外的发射和耦合。
 
(11)印刷电路板按频率和电流开关的特性划分,噪声元件和无噪声元件应较远。
 
(12)单板和双面板采用单点供电和单点接地,电源线和地线尽可能粗。如果经济上负担得起,可以使用多层板来减少电源和接地的电感。
 
(13)时钟、总线和片选择信号应远离I/O线路和接插件。
 
(14)模拟电压输入线和基准电压端子应尽可能远离数字电路信号线,特别是时钟。
 
(15)对于A/D器件,数字部分和模拟部分宁愿统一,也不愿交叉。
 
(16)与I/O线垂直的时钟线的干扰小于平行I/O线,时钟元件引脚远离I/O电缆。
 
(17)元件引脚尽可能短,解耦电容引脚尽可能短。
 
(18)关键线要尽可能粗,两侧应增加保护区。高速线路应是短而直的。
 
(19)对噪音敏感线路不应与大电流和高速开关线路平行。
 
(20)不要在石英晶体下和噪声敏感装置下走线.
 
(21)微弱信号电路,低频电路周围不形成电流环。
 
(22)信号不应形成环路,如果不可避免,则应使环路面积尽可能小。
 
(23)每个集成电路一个解耦电容。在每个电解电容器上增加一个小的高频旁路电容器。
 
(24)用大容量钽电容器或冷电容器代替电解电容器作为电路充放电储能电容器。使用管状电容器时,外壳应接地。
2021-03-11
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